淵謀遠略/「韜定律」開啟國產GPU突圍之路\袁淵
華為海思日前在學術會議上正式提出韜定律（τ定律）。該理論徹底跳出摩爾定律以工藝縮微為核心的傳統框架，提出以時間縮微替代幾何縮微，通過邏輯折疊、系統級優化、垂直堆疊等技術路徑。從理論破局，到邏輯堆疊的工程化落地，國產圖形處理器（GPU）芯片正走出一條極具中國特色的現實主義路線。
對中國GPU芯片產業而言，面臨的困境遠比國際市場更為嚴峻。一方面，高端極紫外光（EUV）光刻機被全面封鎖，國內芯片製造工藝長期停留在7納米及以上成熟製程，根本無法跟進全球最先進的工藝迭代步伐；另一方面，人工智能（AI）大模型、自動駕駛、雲計算、元宇宙等新興產業快速崛起，帶動算力需求呈指數級增長，數據顯示2024年中國AI芯片市場規模已突破1425億元（人民幣，下同），預計到2029年將攀升至1.3萬億元，高端GPU芯片的供需缺口持續擴大。
自主可控產業體系
在此背景下，國產GPU產業長期陷入追工藝追不上、堆性能堆不過、建生態建不起的三重困境，壁仞、沐曦、摩爾線程、景嘉微等國內廠商雖陸續推出7納米、14納米製程GPU產品，但單卡性能僅能達到國際頭部企業旗艦產品的70%到90%，軟件生態兼容度不足30%，商業化落地和規模化應用舉步維艱。
而韜定律的提出，反映出中國不盲目追求彎道超車，不幻想一步趕超國際巨頭，而是立足國內現有製程工藝和產業基礎，以架構創新彌補工藝短板，以系統優化提升算力效率，以生態兼容打破技術壟斷，最終構建起自主可控、安全可靠、適配本土需求的GPU產業體系，這既是應對外部技術封鎖的無奈之舉，更是符合產業實際、具備可持續發展能力的必然選擇。
摩爾定律的核心是通過持續縮小晶體管幾何尺寸，提升芯片晶體管密度，進而實現性能提升與成本下降，從28納米到14納米，再到7納米、5納米，每一次製程迭代都讓晶體管尺寸大幅縮減，芯片性能實現質的飛躍。但這一發展邏輯在2納米及以下節點徹底失效。
首先是物理極限難以突破，晶體管柵長已經逼近0.1納米原子直徑級別，量子隧穿效應愈發顯著，電子出現穿牆漏電現象，導致晶體管開關可靠性徹底崩塌，芯片功耗隨之呈指數級上升，根本無法實現穩定運行。
其次是成本完全失控，3納米芯片的單款研發費用超過10億美元，配套的先進晶圓廠投資更是高達200億美元，巨額的資本投入讓絕大多數企業望而卻步，即便實現量產，單顆晶體管的生產成本也不再下降，反而持續攀升，芯片性價比出現斷崖式下跌，產業投入與收益完全失衡。
最後是技術收益持續遞減，從7納米製程升級到5納米製程，芯片整體性能僅提升15%，功耗降低20%，這一增幅遠低於28納米升級到14納米階段40%的性能提升幅度，依靠工藝縮微獲取技術紅利的模式徹底終結，摩爾定律主導的產業發展周期正式落幕。
更深層次的問題在於，芯片性能的核心瓶頸已經從晶體管尺寸轉向信號傳輸時間，芯片的整體運行效率由總時間常數τ決定，這一常數包含晶體管開關時間、電路布線延遲、芯片內部互聯時延、系統協同調度開銷四個部分。
當晶體管尺寸縮小到物理極限，晶體管自身開關時間已經趨近理論最小值，電路布線延遲、芯片互聯時延、系統協同開銷成為制約性能提升的核心因素，平面布局下的長距離布線、芯片間低效互聯、系統層冗餘調度，這些問題與製程工藝無關，單純依靠縮小晶體管尺寸完全無法解決，這也意味着摩爾定律的底層邏輯已經無法適配當下芯片產業的發展需求，全球半導體行業都亟需全新的理論指引發展方向。
壓縮信號傳輸時延
韜定律的核心是徹底放棄單純依賴晶體管幾何縮微的傳統路徑，以系統性降低芯片總時間常數τ為核心目標，通過邏輯折疊、垂直堆疊、系統協同等多維技術手段，全方位壓縮信號傳輸時延，在不追求極致製程工藝的前提下，實現芯片性能的持續提升，核心邏輯可以概括為不追求晶體管更小，只追求信號更快；不依賴極致製程，只優化系統效率，徹底重構了芯片產業的先進性評判標準。
韜定律用時間常數τ替代納米製程數值，作為衡量芯片性能的核心標尺，τ數值愈小，代表信號傳輸速度愈快、芯片運行效率愈高、整體性能愈強，其技術優化覆蓋晶體管、電路、芯片、系統四個層級，層層遞進壓縮信號時延。
在晶體管層面，不再盲目縮小尺寸，而是通過優化半導體材料和晶體管結構，提升晶體管開關速度，降低自身運行時延；在電路層面，摒棄傳統平面布線模式，採用邏輯折疊技術，將電路進行垂直分層堆疊，大幅縮短布線長度，減少電路傳輸延遲；在芯片層面，通過3D先進封裝、Chiplet芯粒集成技術，實現多芯片垂直互聯，提升互聯帶寬、降低芯片間傳輸時延；在系統層面，推動軟硬件深度協同優化，簡化調度邏輯、提升並行計算效率，降低系統協同開銷，從全維度破解信號傳輸瓶頸。
如果用通俗的方式類比，摩爾定律就像是在城市主幹道上不斷縮小車輛體積，試圖在有限的道路空間內塞進更多車輛，最終會遭遇道路擁堵、通行效率低下的問題；而韜定律則像是修建立體交通網絡，打造高架、地鐵、快速路相結合的交通體系，不改變車輛本身大小，而是通過空間布局優化、通行調度優化，讓車輛行駛速度更快、整體通行效率大幅提升，這一理論徹底打破了製程工藝的限制，為國產芯片提供了全新的發展思路。
邏輯折疊是韜定律核心的工程實現路徑，也是繞開製程瓶頸的關鍵技術，其原理是將芯片的數字電路、模擬電路、存儲電路劃分成不同功能模塊，垂直堆疊在多層有源硅片上，打破傳統平面布局的物理限制，實現電路的立體集成。
該技術帶來三大核心優勢，一是大幅提升晶體管密度，在同一硅片面積上垂直堆疊多層電路，晶體管密度可提升3到5倍，等效實現7納米製程向2納米製程的密度跨越，無需依賴EUV光刻機即可實現高密度集成；二是顯著縮短布線長度，垂直互聯替代平面長距離布線，信號傳輸距離縮短70%以上，電路傳輸延遲大幅降低，芯片運行頻率有效提升；三是有效控制功耗，布線縮短減少信號傳輸損耗，垂直堆疊結構更利於散熱，同等性能下芯片功耗可降低40%左右。
華為已在麒麟系列手機芯片上完成邏輯折疊技術的驗證，後續推出的麒麟芯片通過該架構，在7納米製程下實現了遠超同製程工藝的運行頻率，等效性能接近1.4納米製程水平，完全擺脫了對先進製程的依賴，昇騰系列GPU也全面沿用這一技術路線，成為國產GPU突破性能瓶頸的核心支撐。
儘管國產GPU的現實主義路線已取得階段性突破，但產業發展依然面臨諸多挑戰，生態短板仍是核心難題。國際頭部企業經過數十年發展，構建起完善的軟件、算法、應用生態，開發者黏性極強，國產GPU生態構建仍處於起步階段，軟件適配、模型遷移、應用優化仍需長期投入；性能差距依然存在，高端產品與國際旗艦仍有一定差距，在極致性能、功耗控制、穩定性上仍需持續優化；產業鏈協同不足，芯片設計、製造、封裝、測試各環節協同度不高，先進封裝產能、高端測試設備仍存在短板；人才儲備相對匱乏，GPU架構設計、軟件研發、生態優化等領域專業人才缺口較大，制約產業快速發展。
優化架構 縮小與國際差距
面向未來，國產GPU產業將堅持現實主義路線不動搖，持續深化韜定律理論應用與邏輯堆疊技術創新。在技術層面，不斷優化邏輯折疊架構、升級先進封裝技術、提升軟硬件協同效率，逐步縮小與國際旗艦的性能差距；在生態層面，加大自研生態投入，完善工具鏈、開發者社區、應用適配，同時深化與國內企業、高校、科研機構的合作，構建自主可控的產業生態；在產業鏈層面，推動設計、製造、封裝、測試全產業鏈協同發展，提升產業鏈自主可控能力；在市場層面，持續深耕信創、高端算力、細分場景市場，逐步向消費級市場滲透，實現全面替代。
（作者為外資投資基金董事總經理）
