棄硬縮尺寸硬擠電路 助AI算力效益再增9倍 華為「韜定律」為晶片製造覓新路
華為日前發表「韜（τ）定律」，提出以「時間縮微」替代「幾何縮微」作為半導體與電子系統演進的新指導原則，引發全球關注。華為公司董事、半導體業務部總裁何庭波隨後向中國科學院科技論文預發平台提交了題為《A Time Scaling Theory for Multi-Layer Electronic Systems（多層電子系統的時間縮放理論）》的英文論文，系統闡述了「韜定律」。文中提到「韜定律」能在提升人工智能（AI）算力上發揮作用，預計現在AI用10秒完成的任務，在未來一年內能縮短到1秒，並預計隨着「韜定律」的應用，晶片產業價值鏈也將重新分配。 ●香港文匯報記者 蔡競文
業界專家普遍認為，中國企業此次提出的半導體領域發展規律，意味着半導體產業演進不再僅僅依賴晶體管尺寸縮小，而是可以通過系統級的優化實現能效提升，這為產業發展與躍升提供了新思路與重要突破方向，晶片產業鏈亦可能隨着重估，包括封裝產業等有望迎新一輪需求。
何庭波在論文中提出，從對最終用戶的核心影響來看，晶體管變小、互連變集、集成度變高等等之所以能提升晶片性能，本質上都是對時間的壓縮，讓信號傳遞更快，摩爾定律追求的幾何縮微只是壓縮時間的工具之一。由此，華為「韜定律」提出，在晶體管大小不變的前提下，通過系統性縮短信號傳遞的物理距離和邏輯距離實現「τ」也就是時間的縮減，進而提升晶片性能。在這一策略框架下，華為提出的核心技術手段是「邏輯摺疊」。
打個比方來說，傳統晶片設計是蓋平房，一間屋子連着一間屋子。邏輯摺疊則是蓋高樓，每層之間用電梯相連。這樣原本從第一間屋子走到第十間屋子的路程可以縮短成坐電梯從一樓直達十樓，花費的時間隨之減少。
邏輯摺疊的效果如何？何庭波這篇論文公布在麒麟2026上測得的結果。在固定製程節點且未採用新的光刻工藝的情況下，晶體管密度從上一代155MT/mm2躍升至238MT/mm2，此前，實現同等提升幅度通常需要三年的幾何縮放和一次製程工藝換代才能實現。
十年內效能料等同1.4納米
該論文中預計，展望未來十年，邏輯摺疊預計將從局部的關鍵路徑摺疊，發展到全面的多層摺疊，比如每個封裝三個、四個甚至更多層，這意味着更大的性能提升。從2026年到2035年，晶體管密度預計將向400MT/mm2及以上邁進，CPU核心頻率邁向4GHz，這一晶體管的密度水平將「達到1.4納米製程的同等水平」。這意味着，通過邏輯摺疊等技術，在不依賴最先進光刻工藝的前提下，讓晶體管密度達到與傳統1.4納米工藝相當的水平。
該論文還提到，「韜定律」在AI領域有望發揮更大作用，τ（即時間）的縮減速度將遠遠快於移動設備和自動駕駛，按華為的測算及展望，「韜定律」下AI完成同樣任務所需的時間在一年內最快可以從10秒壓縮到1秒。
