華為闢新路 2031年可製等效1.4納米芯片
2026國際電路與系統研討會25日在上海舉行，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表「韜（τ）定律」，全球矚目。「韜（τ）定律」為「如何增強芯片算力」這一問題提出全新答案，從比拼「晶體管縮小」轉向「信號速道賽」，成為中國在全球半導體領域首次提出指導產業發展的新原則。
「韜定律」構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系，走通不同於台積電的獨立路線。預計到2031年，基於該定律的高端芯片晶體管密度將達到1.4納米製程的同等水平。基於「韜定律」，華為過去六年成功設計並量產381款芯片。今秋華為將發布新的麒麟手機芯片，完整採用作為「韜定律」實踐關鍵的邏輯折疊技術，大幅提升相關性能。
從「晶體管縮微」轉向「信號跑更快」
【大公報訊】綜合新華社、人民日報、觀察者網、深視新聞報道：「韜」是希臘字母τ（tau）的音譯。在電路理論中，τ代表時間常數──信號從一種狀態切換到另一種狀態需要的時間。τ越小，電路切換越快。
長期以來，全球芯片行業都在跟着摩爾定律跑：每18-24個月，芯片上的晶體管數量翻一番，性能翻倍、成本減半。簡單說，就是把晶體管越做越小，靠「縮小尺寸」（幾何縮微）堆性能。近年來，隨着晶體管「幾何縮微」放緩，成本紅利逐漸消退，跨越傳統工藝路徑局限，探索全新可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，成為全球半導體行業共同難題。
晶片內部是上億條極其微小的電路組成，需光刻機在矽片上雕刻，目前只能依靠荷蘭ASML的EUV光刻機實現，但荷蘭禁將最先進的光刻機輸華，窒礙中國在「幾何縮微」技術發展。「韜定律」對症下藥，提出以「時間縮微」替代「幾何縮微」：從「把晶體管做小」轉向「讓信號跑得更快」。通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，實現半導體與電子系統持續演進。
具體來看，邏輯折疊等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。包括但不限於優化晶體管和互連電阻及寄生電容，突破傳統平面布局的物理邊界，「軟件、架構、芯片」全棧軟硬芯協同設計，重構計算系統互聯協議等。華為公司表示，在韜（τ）定律的路徑下，期待與全球科學家、工程師和產業夥伴緊密合作。
與台積電英特爾三星分庭抗禮
讓市場期待的，是今年秋天即將發布的新一代麒麟手機芯片。按何庭波說法，這顆芯片將完整採用邏輯折疊技術，基於全新的自由邏輯設計理念，由單層擴展至雙層，實現晶體管密度和系統性能的大幅躍升。何庭波說：「我們取得了一系列僅靠先進製程工藝難以取得的進步。」這可能意味華為走通了一條不同於台積電、三星、英特爾的獨立路線。
她透露更長遠目標：到2031年，基於「韜定律」的高端芯片，晶體管密度將達到1.4納米製程的同等水平。這意味着華為將通過系統級的時間優化，實現與1.4納米工藝同等的集成密度和計算能力。何庭波說：「我們的解決方案走得通，走得遠。我們新芯片的性能完全可以持續對標另外一條路徑。
2025年6月，華為首席執行官任正非在接受人民日報採訪時表示：「我們單芯片還是落後美國一代，我們用數學補物理、非摩爾補摩爾，用群計算補單芯片，在結果上也能達到實用狀況。」回顧過去幾年，華為芯片之路走得並不容易。從麒麟9000S到昇騰910C，從單芯片到CloudMatrix 384集群，華為一步步驗證「系統級創新」的可行性。
